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デザイン・ゲートウェイ Hot!ニュース
2021年2月号
Fintech向け 超低レイテンシ ネットワークIPコアをご提供

デザイン・ゲートウェイの低遅延ネットワークIPは、超低レイテンシを要求するFintechアプリケーションに対応するために専用に設計されており、超低レイテンシEMACおよびCPU不要のオフロード・エンジンを提供します。
デザイン・ゲートウェイでは、システム固有の要件に合わせて、超低レイテンシ・ネットワークIPコアとFPGAロジック・カスタマイズ・サービスのトータル・ソリューションを提供致します。
Xilinx版 超低遅延ネットワーク IP
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Intel版 超低遅延ネットワーク IP
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FPGAだから実現可能な「超低遅延」
超低レイテンシEMAC(LL10GEMAC-IP)は、MACレイヤとPCS(Physical Coding Sublayer)の両方を実装し、ベンダ製10Gb PHY IPと直接インターフェイスします。 また超低レイテンシ TCP/UDPオフロード・エンジンIP(LL UDP10GRx-IP, LL UDP10GTx-IP, TOE10GLL-IP)は、CPUを必要とせずにTCP / UDPプロトコルスタックを処理し、超低遅延と高スループットを最適化するように設計されています。
最小遅延値 3.2 ns(Rx) / 6.4 ns(Tx) * LL UDP10G IP

FinTech アプリケーション向けに設計
高頻度取引(HFT)、高速取引(HST)、マーケット・データ処理、Tick-to-Trade(T2T)システムなどのFinTechアプリケーションでは、市場取引の即時需要に対応するために、超低遅延と超高速メッセージ・スループットの両方が必要です。 デザイン・ゲートウェイの超低レイテンシ・ネットワークIPコアは、この非常にタイトな要求に応えます。

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raNVMe IP データストリーム・デモ

技術資料アップデート情報
総合カタログ
NVMe-IP シリーズTOE-IP シリーズUDP-IP シリーズ
AS-IP (超低遅延ネットワークIP / tCAM-IP / SHA-256 IP)

展示会情報
第32回 日本 ものづくり ワールド 日 時 : 2021年2月3-5日、場 所:幕張メッセ
第3回ものづくりAI/IoT展(AIoTex)
第29回3D&バーチャル リアリティ展 (IVR)
第32回設計・製造ソリューション展(DMS)
第3回航空・宇宙機器 開発展(AeroTech)

CP+ Camera & Photo Imaging Show 2021
日 時 : 2021年2月25-28日、場 所オンライン開催 詳しくはこちら

バーチャル 2021冬 Techno Frontier
日 時 : 2021年2月2-12日、場 所:オンライン開催 詳しくはこちら



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